Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2019/2020

Logické systémy a procesory

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
B0B35LSP Z,ZK 6 3P+2L česky
Předmět nesmí být zapsán současně s:
Logic systems and processors (BE5B35LSP)
Přednášející:
Richard Šusta (gar.)
Cvičící:
Richard Šusta (gar.)
Předmět zajišťuje:
katedra řídicí techniky
Anotace:

Předmět je úvodem do oblasti základních hardwarových struktur výpočetních prostředků, jejich návrhu a architektury. Podává přehled o možnostech provádění operací s daty na úrovni hardwaru a o tvorbě vestavěných procesorových systémů s perifériemi na moderních programovatelných logických obvodech FPGA.

Požadavky:

Základní znalosti Booleovy algebry a logických obvodů. Logika a grafy.

Osnova přednášek:

1. O struktuře počítačových systémů. Logické výrazy versus logická hradla. Logická krychle a sestavení logické funkce z Karnaughovy mapy. Skupinová minimalizace. Booleovská algebra. De Morganův teorém. SAT problém a Shannonova expanze. Binary Decesion Diagrams.

2. VHDL jazyk pro popis obvodů, základní konstrukce. Popisy základních kombinačních obvodů ve schématech a ve VHDL.

3. Realizace základních kombinačních logických obvodů výpočetní techniky a jejich popisy ve schématech a v jazyce VHDL. Hazardy v kombinačních obvodech.

4. Sekvenční obvody a jejich základní typy. Klopné obvody typu Latch a Master-Slave.

5. Popisy ve VHDL stylem Behavioral, registry a čítače.

6. Základní sekvenční obvody počítačů. Paměti a jejich struktura ve VHDL.

7. Realizace obvodů uvnitř FPGA. Problémy se souběhem paralelních operací v logických obvodech. Metastabilita obvodů. Prvky zaměřené na 3 a 4 projekt.

8. Profesionálními způsoby pro testování a simulaci VHDL programů, tzv. tvorbou Testbench. Použití ModelSim, simulace krokování a breakpointy ve VHDL programech.

9. Stavové automaty I. - vlastnosti, geneze. Automaty Moore a Mealy. Řešení automatů ve VHDL. Úlohy vedoucí na automaty, návrhy a testování automatů.

10. Od automatu přes mikroprogramové řadiče k procesoru. Datová cesta. Činnost procesoru na příkladu 1bitového procesoru a jeho testování.

11. Struktura soft-core procesoru na čipu, jeho použití a modifikace.

12. Návrh periférií pro procesor a jejich připojení, interní sběrnice v obvodech.

13. Pokročilé využití procesoru a prvky pro sestavení vlastních procesorových vestavěných systémů.

14. Důležité základy praktického interfacing-u, aneb úskalí propojování obvodů. Ochrany vstupů a výstupů, problémy s vodiči, sběrnicemi a s různými typy zátěží. Řešení napájení a zemí. Galvanická izolace.

Osnova cvičení:

Studenti získají zápočet z praktických cvičení za vyřešení individuálních projektů na FPGA vývojových deskách Altera DE2; ty v podobných kurzech využívají desítky předních světových univerzit. Licenční podmínky u programovacího prostředí Altera Quartus II dovolují i jeho instalaci na domácí počítače studentů.

Cíle studia:

Úvod do struktury výpočetní techniky a základy konstrukce jednoduchých periférií počítačů.

Studijní materiály:

Anglické knihy dostupné v knihovně v omezeném počtu

1. Volnei A. Pedroni: Digital Electronics and Design with VHDL, MORGAN KAUFMANN 2008, ISBN: 0123742706

2. Enoch O. Hwang: Digital Logic and Microprocessor Design with VHDL, Thomson 2006, ISBN: 0-534-46593-5

Učební materiály v češtině dostupné na stránce předmětu v elektronické podobě

1. Šusta R.: Kurz základů práce v prostředí Quartus II, video kurs obsahující 7. lekcí, ČVUT-FEL 2013

2. Šusta R.: Vybraná chybová hlášení překladače Quartus II, 18 str. ČVUT-FEL 2012

3. Šusta R.: Příkladný úvod do VHDL pro pokročilejší části kurzu, 42 str., ČVUT-FEL 2012

4. Šusta R.: Vybrané příklady ke zkoušce, 28 str., ČVUT-FEL 2014

Poznámka:

Stránky předmětu: https://moodle.fel.cvut.cz/enrol/index.php?id=930

Rozvrh na zimní semestr 2019/2020:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
Út
místnost KN:E-23
Šusta R.
12:45–14:15
(přednášková par. 1
paralelka 101)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
14:30–16:00
(přednášková par. 1
paralelka 102)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
17:00–18:45
(přednášková par. 1
paralelka 103)

Karlovo nám.
Laboratoř AB
St
místnost KN:E-23
Šusta R.
12:45–14:15
(přednášková par. 1
paralelka 104)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
14:30–16:00
(přednášková par. 1
paralelka 105)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
17:00–18:45
(přednášková par. 1
paralelka 106)

Karlovo nám.
Laboratoř AB
Čt
místnost KN:E-107
Šusta R.
09:15–11:45
(přednášková par. 1)
Karlovo nám.
Zengerova posluchárna K1
místnost KN:E-23
Šusta R.
15:15–17:00
(přednášková par. 1
paralelka 107)

Karlovo nám.
Laboratoř AB

Rozvrh na letní semestr 2019/2020:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
Út
St
Čt
místnost KN:E-23
Šusta R.
09:15–11:45
(přednášková par. 1)
Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
12:45–14:15
(přednášková par. 1
paralelka 101)

Karlovo nám.
Laboratoř AB

Předmět je součástí následujících studijních plánů:
Platnost dat k 8. 12. 2019
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet4666506.html