Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2019/2020

Návrh programovatelných integrovaných obvodů

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
XP34PIC ZK 4 2P+2C česky
Přednášející:
Pavel Hazdra (gar.)
Cvičící:
Pavel Hazdra (gar.)
Předmět zajišťuje:
katedra mikroelektroniky
Anotace:

Cílem předmětu je seznámit posluchače s pokročilými metodami návrhu, syntézy a verifikace programovatelných

systémů velmi vysoké integrace a systémů na čipu. Student se seznámí se základními stavebními prvky, architekturou a

návrhovými postupy využívanými při realizaci komplexních integrovaných systémů, způsoby jejich popisu a postupem

jejich syntézy. Naučí se verifikační strategii, návrhu a analýze testů. V rámci tohoto projektově orientovaného kurzu by

měl s využitím nejmodernějších EDA nástrojů realizovat komplexní programovatelný integrovaný systém, jehož

aplikace by byla navázána na téma dizertační práce.

Požadavky:

c

Osnova přednášek:

1. Integrované systémy (IS), důvody a důsledky integrace, technologie a metody návrhu IS a jejich výroba.

2. Aplikačně specifické integrované obvody, programovatelné integrované obvody a systémy na čipu (SoC).

3. Komplexní programovatelná logická pole (CPLD), architektury, logické bloky a propojovací síť.

4. Programovatelná hradlová pole (FPGA) - principy, základní stavební bloky a architektury.

5. Systémový návrh FPGA a SoC, principy a hierarchie. Metodologie návrhu.

6. Různé úrovně popisu návrhu (systémová, toku dat RTL). Počítačové jazyky určené pro popis hardwaru (HDL).

7. Jazyky System Verilog a VHSIC HDL určené pro syntézu FPGA.

8. Behaviorální syntéza: RTL model, algoritmy a procedury.

9. Logická syntéza FPGA bloků: procedury, algoritmy a omezení.

10. Syntéza topologie (floorplanning, mapování, rozmístění a propojení). Návrh architektury systému a datových

cest v FPGA.

11. Řešení napájení a rozvodu hodinového signálu v FPGA a SoC.

12. Verifikace a testování návrhu.

13. Principy recyklace návrhu, IP jádra.

14. Strategie a ekonomika návrhu programovatelných integrovaných systémů.

Osnova cvičení:

Individuální projekt řešený s poskytnutým hardwarovým vybavením (FPGA, SoC).

Cíle studia:

Cílem předmětu je seznámit posluchače s pokročilými metodami návrhu, syntézy a verifikace programovatelných

systémů velmi vysoké integrace a systémů na čipu.

Studijní materiály:

Povinná literatura:

[1] R. Sharma, Design of 3D Integrated Circuits and Systems, Chapman and Hall/CRC 2014

[2] Y. Li, Principles and Design in Verilog HDL, Wiley 2015

Doporučená literatura:

[1] R. Woods, J. McAllister, G. Lightbody, Y. Yi, FPGA-based Implementation of Signal Processing Systems, Wiley

2017

[2] A. Sarkar et al., Low Power VLSI Design : Fundamentals, Walter de Gruyter GmbH 2016

[3] H. Jeong, Architectures for Computer Vision : From Algorithm to Chip with Verilog, John Wiley 2014

[4] B. Steinbach, Recent Progress in the Boolean Domain, Cambridge Scholars Publishing 2014

Poznámka:
Další informace:
https://moodle.fel.cvut.cz/course/view.php?id=3729
Rozvrh na zimní semestr 2019/2020:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
Út
St
místnost T2:B2-s141j
Hazdra P.
11:00–12:30
(přednášková par. 1)
Dejvice
Cvičebna K334
Čt

Rozvrh na letní semestr 2019/2020:
Rozvrh není připraven
Předmět je součástí následujících studijních plánů:
Platnost dat k 19. 9. 2019
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet11433104.html