Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2023/2024
UPOZORNĚNÍ: Jsou dostupné studijní plány pro následující akademický rok.

Logic Systems and Processors

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
BE5B35LSP Z,ZK 6 3P+2L anglicky
Vztahy:
Předmět BE5B35LSP nesmí být zapsán, je-li v témže semestru zapsán anebo již dříve absolvován předmět B0B35LSP (vztah je symetrický)
Předmět BE5B35LSP může při kontrole studijních plánů nahradit předmět B0B35LSP
Předmět BE5B35LSP nesmí být zapsán, je-li v témže semestru zapsán anebo již dříve absolvován předmět B0B35LSP (vztah je symetrický)
Garant předmětu:
Richard Šusta
Přednášející:
Martin Hlinovský, Richard Šusta
Cvičící:
Martin Hlinovský, Richard Šusta
Předmět zajišťuje:
katedra řídicí techniky
Anotace:

Předmět uvádí do oblasti základních hardwarových struktur výpočetních prostředků, jejich návrhu a architektury. Podává přehled o možnostech provádění operací s daty na úrovni hardwaru a o tvorbě vestavěných procesorových systémů s perifériemi na moderních programovatelných logických obvodech FPGA, které se dnes široce aplikují stále více. Studenti se naučí, jak lze popsat obvody v jazyce VHDL počínaje logikou přes složitější sekvenční obvody až k praktickým návrhům konečných automatů (FSM). Ovládnou i správný postup návrhu pomocí simulace obvodů. Ve cvičení se řeší praktické úlohy s využitím vývojových desek používaných na stovkách předních univerzit po celém světě. Výklad končí strukturou procesoru RISC-V, prací s paměti cache a proudovým zpracováním instrukcí.

Požadavky:

Basic knowledge of Boolean algebra and logic circuits.

Osnova přednášek:

1. The structure of computer systems. Logical expressions versus logic gates. Logical cube and build logic functions of Karnaugh maps. Group minimization. Boolean algebra. De Morgan theorem. SAT problem and Shannon expansion. Binary Decision Diagrams.

2. VHDL language to describe circuits, basic design. Descriptions of basic combinational circuits in the schemes and VHDL.

3. Implementation of basic combinational logic circuits for computers and their descriptions in the schemes and VHDL. Sequential circuits.

4. Sequential circuits and their basic types. Latch-type flip-flops and Master-Slave.

5. Describe in VHDL Behavioral style, registers, and counters.

6. Basic sequential circuits computers. Memory and their structure in VHDL.

7. Implementation of circuits within the FPGA. Problems with the concurrence of parallel operations in logic circuits. Metastability circuit. Elements used in 3rd and 4th project.

8. professional manner for testing and simulation of VHDL programs, ie. Creating Testbench. Using ModelSim simulation breakpoints and stepping in VHDL programs.

9. FSM (Finite State Machine) - genesis, Mealy and Moore automata. Solving machines in VHDL. Tasks leading to FSMs, design and testing machines.

10. From a controller to the processor. Data path. Activity Example 1bitového CPU processor and its testing.

11. The structure of soft-core processor on the chip, its usage and modifications.

12. Processor peripherals and connectivities, internal bus circuits.

13. Advanced CPU and features to build custom embedded systems processor.

14.-Basics interfacing with, or difficulties connecting circuits. Protections of inputs and outputs, problems with the wires, buses and various types of loads. Power Solution and countries. Galvanic isolation.

Osnova cvičení:

Students receive credits in practical exercises by solving individual projects on FPGA development boards Altera DE2; which are utilized by dozens of the world's leading universities. License terms for programming the Altera Quartus II environment and allow its installation on the home computer students.

Cíle studia:

Introduction to the structure of computer technology and the basics of simple design of computer peripherals.

Studijní materiály:

1. Volnei A. Pedroni: Digital Electronics and Design with VHDL, MORGAN KAUFMANN 2008, ISBN: 0123742706

2. Enoch O. Hwang: Digital Logic and Microprocessor Design with VHDL, Thomson 2006, ISBN: 0-534-46593-5

3. Šusta R.: APOLOS - prerequisite, ČVUT-FEL 2013

Poznámka:
Další informace:
https://moodle.fel.cvut.cz/courses/BE5B35LSP
Rozvrh na zimní semestr 2023/2024:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
Út
místnost KN:E-26
Šusta R.
Hlinovský M.

13:30–16:00
(přednášková par. 1)
Karlovo nám.
Laboratoř TŘ2
místnost KN:E-23
Šusta R.
Hlinovský M.

16:15–17:45
(přednášková par. 1
paralelka 101)

Karlovo nám.
Laboratoř AB
St
Čt

Rozvrh na letní semestr 2023/2024:
Rozvrh není připraven
Předmět je součástí následujících studijních plánů:
Platnost dat k 28. 5. 2024
Aktualizace výše uvedených informací naleznete na adrese https://bilakniha.cvut.cz/cs/predmet5237306.html