Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2023/2024

Logické systémy a procesory

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
B0B35LSP Z,ZK 6 2P+2L česky

Předmět B0B35LSP nesmí být zapsán, je-li v témže semestru zapsán anebo již dříve absolvován předmět BE5B35LSP (vztah je symetrický)

Předmět B0B35LSP nesmí být zapsán, je-li v témže semestru zapsán anebo již dříve absolvován předmět BE5B35LSP (vztah je symetrický)

Předmět B0B35LSP může být splněn v zastoupení předmětem BE5B35LSP

Garant předmětu:
Zdeněk Hurák
Přednášející:
Martin Hlinovský, Richard Šusta
Cvičící:
Martin Hlinovský, Richard Šusta
Předmět zajišťuje:
katedra řídicí techniky
Anotace:

Předmět uvádí do oblasti základních hardwarových struktur výpočetních prostředků, jejich návrhu a architektury. Podává přehled o možnostech provádění operací s daty na úrovni hardwaru a o tvorbě vestavěných procesorových systémů s perifériemi na moderních programovatelných logických obvodech FPGA, které se dnes široce aplikují stále více. Studenti se naučí, jak lze popsat obvody v jazyce VHDL počínaje logikou přes složitější sekvenční obvody až k praktickým návrhům konečných automatů (FSM). Ovládnou i správný postup návrhu pomocí simulace obvodů. Ve cvičení se řeší praktické úlohy s využitím vývojových desek používaných na stovkách předních univerzit po celém světě. Výklad končí strukturou procesoru RISC-V, prací s paměti cache a proudovým zpracováním instrukcí.

[poslední aktualizace leden 2024]

Požadavky:

Základní znalosti Booleovy algebry a logických obvodů. Nutné požadavku shrnuje Binární prerekvizita, viz Studijní materiály.

Osnova přednášek:

1. Úvod. Logická krychle a sestavení rovnice logické funkce z Karnaughovy mapy.

2. De Morganův teorém a jeho použití. Shannovova expanze. Základní stavební prvky a struktura FPGA obvodů.

3. Od jazyka C k VHDL: základní zápisy, převody na čísla a použití multiplexoru.

4. Příklady na užití souběžných (concurrent) příkazů. Úvod do 2. cvičné úlohy.

5. Sekvenční doména VHDL.

6. Zpoždění hradel. Hazardy v kombinačních obvodech a nutnost jejich eliminace synchronními obvody. Úrovní řízené klopné obvody a synchronní na náběžnou hranu. Jejich použití ve VHDL.

7. Základní synchronní obvody s DFF, čítače.

8. Posuvné registry a příklady jejich použití.

9. Od čítače nahoru dolu pres řadiče k obecným konečným automatům typu Moore ( (FSM).

10. Komunikace mezi automaty, od konečných automatů k řadičům procesorů.

11. Struktura procesoru RISC V, jeho základní verze 32I, a postup zpracování instrukcí.

12. Paměťový systém procesoru: vyrovnávací paměť CACHE.

13. Stránkování pamětí. Proudové zpracování instrukcí (pipeline), datové hazardy a skokové prediktory.

14. Pokročilá témata FPGA návrhu - soft-core procesory.

[poslední aktualizace leden 2024]

Osnova cvičení:
Cíle studia:

Úvod do struktury výpočetní techniky a základy konstrukce jednoduchých periférií počítačů.

Studijní materiály:

Šusta R.: Binární prerekvizita (29 stran)

Šusta R.: Logické obvody na FPGA (135 stran)

Šusta R.: Uvod do VHDL I. - souběžné příkazy - (96 stran)

Šusta R.: Úvod do VHDL II. - sekvenční příkazy - (70 stran) - dosud nedokončená verze beta 0.51 z 6.6.2023.

* Všechny učebnice jsou dostupné v PDF verzi na veřejné stránce předmětu:

https://dcenet.fel.cvut.cz/edu/fpga/navody.aspx

Poznámka:

Stránky předmětu: https://moodle.fel.cvut.cz/enrol/index.php?id=930

Další informace:
https://dcenet.felk.cvut.cz/fpga/
Rozvrh na zimní semestr 2023/2024:
Rozvrh není připraven
Rozvrh na letní semestr 2023/2024:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
místnost KN:E-23
Hlinovský M.
Šusta R.

09:15–10:45
(přednášková par. 1
paralelka 107)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Hlinovský M.
Šusta R.

11:00–12:30
(přednášková par. 1
paralelka 108)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
Hlinovský M.

14:30–16:00
(přednášková par. 1
paralelka 101)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
Hlinovský M.

16:15–17:45
(přednášková par. 1
paralelka 102)

Karlovo nám.
Laboratoř AB
Út
St
místnost KN:E-23
Hlinovský M.
Šusta R.

11:00–12:30
(přednášková par. 1
paralelka 103)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Hlinovský M.
Šusta R.

12:45–14:15
(přednášková par. 1
paralelka 104)

Karlovo nám.
Laboratoř AB
Čt
místnost KN:E-107
Šusta R.
Hlinovský M.

11:00–12:30
(přednášková par. 1)
Karlovo nám.
Zengerova posluchárna K1
místnost KN:E-23
Hlinovský M.
Šusta R.

12:45–14:15
(přednášková par. 1
paralelka 105)

Karlovo nám.
Laboratoř AB
místnost KN:E-23
Šusta R.
Hlinovský M.

14:30–16:00
(přednášková par. 1
paralelka 106)

Karlovo nám.
Laboratoř AB

Předmět je součástí následujících studijních plánů:
Platnost dat k 2. 3. 2024
Aktualizace výše uvedených informací naleznete na adrese https://bilakniha.cvut.cz/cs/predmet4666506.html