Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2019/2020

Logická simulace

Předmět není vypsán Nerozvrhuje se
Kód Zakončení Kredity Rozsah
XP36LSM ZK 4 2P+2S
Přednášející:
Cvičící:
Předmět zajišťuje:
katedra počítačů
Anotace:

Přehled základních pojmů a existujících simulačních systémů. Charakteristiky a způsoby implementace synchronní a asynchronní simulace číslicových zařízení. Jazyk VHDL a jeho použití při simulaci číslicových obvodů: entity a architektury. Formy popisu simulovaných obvodů ve VHDL: seriové prostředí a algoritmický popis pomocí procesů, paralelní prostředí a popis typu data flow, strukturní popis. Signály a jejich atributy, resoluční funkce, modifikace modelů a konfigurace simulovaných struktur.

Předmět není určen pro studenty, kteří absolvovali předmět 36SIM.

Požadavky:
Osnova přednášek:
Osnova cvičení:
Cíle studia:
Studijní materiály:

1. Cohen Ben: VHDL Coding Styles and Methodologies, Springer 1999

2. Zwolinski Mark: Digital System Design with VHDL, Prentice Hall 2003

Poznámka:
Další informace:
Pro tento předmět se rozvrh nepřipravuje
Předmět je součástí následujících studijních plánů:
Platnost dat k 18. 10. 2019
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet11846404.html