Návrh logických polí

Garant předmětu:

Martin Kropík

Přednášející:

Ondřej Huml, Martin Kropík

Cvičící:

Ondřej Huml, Martin Kropík

Předmět zajišťuje:

katedra jaderných reaktorů

Anotace:

Cíle předmětu:

Seznámit studenta se základními typy programovatelných logických polí, ukázat možnosti jejich návrhu, studovat nástroje a jazyky pro jejich návrh, provést realizaci zadaného programovatelného logického pole.

Osnova:

1.Základní vlastnosti číslicových obvodů, asynchronní a synchronní čítače, posuvné registry

2. Typy logických polí – SPLD, CPLD a FPGA

3. Programovací jazyk HDL pro návrh logických polí

4. Vývojový systém Lattice Lever pro vývoj SPLD a CPLD logických polí

5. Testování vyvíjených logických polí

6. Programovací jazyk VHDL

7. Vývojový systém Altera Quartus pro vývoj CPLD a FPGA logických polí

8. Logická pole v systémech ochran a regulace jaderných zařízení

9. Vývoj logického pole CPLD nebo FPGA

Požadavky:

Základní znalosti elektroniky a číslicových obvodů

Osnova přednášek:

1.Základní vlastnosti číslicových obvodů, asynchronní a synchronní čítače, posuvné registry

2. Typy logických polí – SPLD, CPLD a FPGA

3. Programovací jazyk HDL pro návrh logických polí

4. Vývojový systém Lattice Lever pro vývoj SPLD a CPLD logických polí

5. Testování vyvíjených logických polí

6. Programovací jazyk VHDL

7. Vývojový systém Altera Quartus pro vývoj CPLD a FPGA logických polí

8. Logická pole v systémech ochran a regulace jaderných zařízení

9. Vývoj logického pole CPLD nebo FPGA

Osnova cvičení:

Cíle studia:

Seznámit studenta se základními typy programovatelných logických polí, ukázat možnosti jejich návrhu, studovat nástroje a jazyky pro jejich návrh, provést realizaci zadaného programovatelného logického pole.

Studijní materiály:

Povinná literatura

[1] ABEL-HDL Reference Manual, version 8.0, Lattice Semiconductor Corporation, 2003

[2] Douglas L. Perry, VHDL, 3rd Edition, McGraw Hill, 1998, ISBN 0-07-049436-3

Doporučená literatura

[3] Peter J. Ashenden, The VHDL Cookbook, 1st Edition, Dept. Computer Science, University of Adelaide, South Australia, 1990

[4] Enoch O. Hwang, Microprocessor DesignPrinciples and Practices with VHDL, Brooks / Cole 2004

[5 Firemní literatura Lattice, Altera, Xilinx

Poznámka:

Rozvrh na zimní semestr 2024/2025:

Rozvrh není připraven

Rozvrh na letní semestr 2024/2025:

Rozvrh není připraven

Předmět je součástí následujících studijních plánů: