Simulace a verifikace číslicových obvodů

Garant předmětu:

Martin Kohlík

Přednášející:

Martin Kohlík

Cvičící:

Martin Kohlík

Předmět zajišťuje:

katedra číslicového návrhu

Anotace:

Studenti získají podrobné informace o principech kvaziparalelní simulace číslicových obvodů na úrovni RTL (Register Transfer Level) i TLM (Transaction Level Modeling) a o vlastnostech pro tyto účely aktuálně používaných nástrojů. Předmět pokrývá i současné možnosti verifikace, zejména s použitím metodologie UVM (Universal Verification Methodology).

Požadavky:

Metody návrhu kombinačních i sekvenčních logických obvodů, znalost reprezentace čísel, znalost návrhu obvodů pro realizaci základních aritmetických operací.

Osnova přednášek:

1. Úvod do simulace, verifikační strategie.

2. Simulační jazyky VHDL a Verilog.

3. Sekvenční a paralelní simulační prostředí.

4. Modelování struktur, parametrizace.

5. Funkce, procedury, události v simulačních modelech.

6. Kontrola návrhu a použití asercí.

7. Verilog/SystemVerilog: Úvod, datové typy, porovnání.

8. Komunikace mezi moduly, transakce.

9. Řízení simulace, náhodné a vymezené generování stimulů, kontrola pokrytí.

10. Pokročilá kontrola návrhu v simulaci, aserce v SystemVerilogu.

11. (2) Universal Verification Methodology.

12. Pokročilé konstrukce, registrový model.

Osnova cvičení:

1. Úvod, Samostatná úloha VHDL/Verilog - Zadání.

2. Samostatná úloha VHDL/Verilog - Konzultace.

3. Samostatná úloha VHDL/Verilog - Odevzdání.

4. Test 1 - VHDL/Verilog, Samostatná úloha Verilog/SystemVerilog - Zadání.

5. Samostatná úloha Verilog/SystemVerilog - Konzultace.

6. Test 2 - Verilog/SystemVerilog, Samostatná úloha Verilog/SystemVerilog - Odevzdání.

Cíle studia:

Cílem předmětu je seznámit studenty s principy kvaziparalelní simulace číslicových obvodů na úrovni RTL (Register Transfer Level) i TLM (Transaction Level Modeling) a s vlastnostmi pro tyto účely aktuálně používaných nástrojů. Předmět pokrývá i současné možnosti verifikace, zejména s použitím metodologie UVM (Universal Verification Methodology).

Studijní materiály:

Mehta, A. B.: SystemVerilog Assertions and Functional Coverage: Guide to Language, Methodology and Applications. Springer, 2016. ISBN 9783319305394.

Mehta, A. B.: ASIC/SoC Functional Design Verification: A Comprehensive Guide to Technologies and Methodologies. Springer, 2018. ISBN 9783319594187.

Mehler, R.: Digital Integrated Circuit Design Using Verilog and Systemverilog (1st Edition). Elsevier, 2014. ISBN 9780124095298.

Cohen, B. - Kumari, S. V. A. - Piper, L.: SystemVerilog Assertions Handbook (3rd Edition). VhdlCohen Publishing, 2013. ISBN 978-0-9705394-3-6.

Poznámka:

Informace o předmětu a výukové materiály naleznete na https://courses.fit.cvut.cz/MI-SIM/

Další informace:

https://courses.fit.cvut.cz/MI-SIM/

Rozvrh na zimní semestr 2024/2025:

Rozvrh není připraven

Rozvrh na letní semestr 2024/2025:

Rozvrh není připraven

Předmět je součástí následujících studijních plánů:

• Mgr. specializace Počítačová bezpečnost, 2020 (volitelný předmět)
• Mgr. specializace Návrh a programování vestavných systémů, 2020 (PS)
• Mgr. specializace Počítačové systémy a sítě, 2020 (volitelný předmět)
• Mgr. specializace Manažerská informatika, 2020 (volitelný předmět)
• Mgr. specializace Softwarové inženýrství, 2020 (volitelný předmět)
• Mgr. specializace Systémové programování, verze od 2020 (volitelný předmět)
• Mgr. specializace Webové inženýrství, 2020 (volitelný předmět)
• Mgr. specializace Znalostní inženýrství, 2020 (volitelný předmět)
• Mgr. specializace Teoretická informatika, 2020 (volitelný předmět)
• Mgr. program, pro fázi studia bez specializace, ver. pro roky 2020 a vyšší (PS, VO)
• Master Specialization Digital Business Engineering, 2023 (VO)
• Mgr. specializace Systémové programování, verze od 2023 (volitelný předmět)
• Mgr. specializace Teoretická informatika, 2023 (volitelný předmět)