Návrh logických polí
| Kód | Zakončení | Kredity | Rozsah |
|---|---|---|---|
| 17XNLP | ZK |
- Garant předmětu:
- Martin Kropík
- Přednášející:
- Martin Kropík
- Cvičící:
- Martin Kropík
- Předmět zajišťuje:
- katedra jaderných reaktorů
- Anotace:
-
Cíle předmětu:
Podrobně se seznámit metodikou návrh logických polí.
Obsahové zaměření:
Typu logických polí, programovací jazyky pro návrh logických polí, strategie návrhu logických polí, testování logických polí, projekt návrhu logického pole.
Základní témata:
1. Základní vlastnosti číslicových obvodů, asynchronní a synchronní čítače, posuvné registry.
2. Typy logických polí ? SPLD, CPLD a FPGA.
3. Programovací jazyk HDL pro návrh logických polí.
4. Vývojový systém Lattice Lever pro vývoj SPLD a CPLD logických polí.
5. Testování vyvíjených logických polí.
6. Programovací jazyk VHDL.
7. Vývojový systém Altera Quartus pro vývoj CPLD a FPGA logických polí.
8. Logická pole v systémech ochran a regulace jaderných zařízení.
9. Vývoj logického pole CPLD nebo FPGA.
- Požadavky:
-
Požaduje se vypracování projektu návrhu logického pole. Základní znalosti číslicových obvodů, jinak doplnit z předmětu 17ZEL bakalářského studia.
- Osnova přednášek:
-
1. Základní vlastnosti číslicových obvodů, asynchronní a synchronní čítače, posuvné registry.
2. Typy logických polí ? SPLD, CPLD a FPGA.
3. Programovací jazyk HDL pro návrh logických polí.
4. Vývojový systém Lattice Lever pro vývoj SPLD a CPLD logických polí.
5. Testování vyvíjených logických polí.
6. Programovací jazyk VHDL.
7. Vývojový systém Altera Quartus pro vývoj CPLD a FPGA logických polí.
8. Logická pole v systémech ochran a regulace jaderných zařízení.
9. Vývoj logického pole CPLD nebo FPGA.
- Osnova cvičení:
- Cíle studia:
-
Podrobně se seznámit metodikou návrh logických polí.
- Studijní materiály:
-
Základní:
1. ABEL-HDL Reference Manual, version 8.0, Lattice Semiconductor Corporation, 2003.
2. D. L. Perry: VHDL, 3rd Edition, McGraw Hill, 1998.
Doporučená:
3. P. J. Ashenden: The VHDL Cookbook, 1st Edition, Dept. Computer Science, University of Adelaide, South Australia, 1990.
4. E. O. Hwang: Microprocessor Design Principles and Practices with VHDL, Brooks / Cole, 2004.
5. Firemní literatura Lattice, Altera, Xilinx.
- Poznámka:
- Rozvrh na zimní semestr 2024/2025:
- Rozvrh není připraven
- Rozvrh na letní semestr 2024/2025:
- Rozvrh není připraven
- Předmět je součástí následujících studijních plánů: