Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2019/2020

Systems on Chip

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
BE4M34ISC Z,ZK 6 2P+2L
Přednášející:
Jiří Jakovenko (gar.), Vladimír Janíček
Cvičící:
Jiří Jakovenko (gar.), Vladimír Janíček
Předmět zajišťuje:
katedra mikroelektroniky
Anotace:

Role návrháře integrovaných systémů, úrovně abstrakce návrhu - Y diagram. Definování specifikací studie proveditelnosti, kritéria výběru vhodné technologie. Metodiky návrhu analogových, digitálních a smíšených integrovaných systémů. Aplikačně specifické integrované systémy - plně zákaznický návrh, hradlová pole, standardní buňky, programovatelné obvody. Mobilní IO s nízkou spotřebou. Jazyky HDL, logická a fyzická syntéza systému, Front End a Back End návrh, problematika rozmístění, časové analýzy, návrh testů a testovatelnost integrovaných systémů.

Požadavky:

https://moodle.kme.fel.cvut.cz/

Osnova přednášek:

1.Úloha a význam návrháře analogových a digitálních integrovaných systémů. Metodologie návrhu analogových a digitálních integrovaných systémů (top down, bottom up), úrovně abstrakce návrhu

2.Aplikačně specifické integrované systémy, typy, zásady hierarchie, porovnání vlastností, ekonomika návrhu

3.Plně zákaznický návrh, metodologie analogového a smíšeného návrhu. Kriteria výběru vhodné technologie.

4.CAD prostředky a metodologie pro návrh analogových a smíšených integrovaných obvodů, návrhy RF systémů, mobilních low power systémů.

5.Automatické generování analogových behaviorálních modelů, metodologie návrhu „zdola nahoru“, makrobloky

6.Metodologie a principy návrhu analogově číslicových integrovaných systémů, prostředky automatizovaného návrhu CAD, Funkční a časové simulace, simulace, formální verifikace

7.Jazyky VHDL, Verilog, Verilog-A, Verilog-AMS.

8.Prostředky a metodologie automatizovaného návrhu digitálních integrovaných systémů

9.Návrh „Front End“ - funkční specifikace, RTL, Logická syntéza, Gate-level netlist, generování behaviorálních stimulů

10.Návrh „Back End“ - Výběr technologie (Design Kit), Mapování návrhu, Návrh rozmístění (Floorplanning), propojení (place and route), layout, Extrakce parazitních vlivů, layout versus schéma (LVS).

11.Metody fyzické syntézy, Rozmisťování funkčních bloků, zásady, rozvod napájení, výpočet a simulace průchodnosti propojení, verifikace

12.Rozvod hodinových signálů, výpočet zpoždění, statické a dynamické časové analýzy

13.Testování, návrh testů, verifikace návrhu.

14.Technologická realizace, verifikace integrovaných systémů, problematika převodu návrhu systému mezi jednotlivými technologiemi.

Osnova cvičení:

1.Návrhový systém CADENCE (PC Lab)

2.Popis knihoven technologií CMOS, (PC Lab)

3.Ukázka postupu smíšeného návrhu, význam hierarchického členění, abstrakce bloků. (PC Lab)

4.Ukázka postupu smíšeného návrhu, simulace, definování rozhraní, simulátor Spectre AMS. (PC Lab)

5.Ukázka postupu smíšeného návrhu, jazyky HDL. (PC Lab)

6.Analogový layout, extrakce parazitik, kontrola návrhových pravidel. (PC Lab)

7.Digitální layout (Back end), umístění bloků, propojení, časové analýzy. (PC Lab)

8.Semestrální projekt - návrh číslicově analogového IO. (PC Lab)

9.Semestrální projekt - návrh číslicově analogového IO. (PC Lab)

10.Semestrální projekt - návrh číslicově analogového IO. (PC Lab)

11.Semestrální projekt - návrh číslicově analogového IO. (PC Lab)

12.Semestrální projekt - návrh číslicově analogového IO. (PC Lab)

13.Semestrální projekt - návrh číslicově analogového IO. (PC Lab)

14.Prezentace semestrálního projektu, zápočet (PC Lab)

Cíle studia:
Studijní materiály:

Michael Smith: Application-Specific Integrated Circuits, Addison-Wesley, 1998

P. Gray, P Hurst, s. Lewis, R. Mayer: Analysis and Design of Analog Integrated Circuits, John Wiley and Sons, 2000

Poznámka:
Další informace:
http://moodle.fel.cvut.cz/
Rozvrh na zimní semestr 2019/2020:
Rozvrh není připraven
Rozvrh na letní semestr 2019/2020:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
místnost T2:B2-s141j
Janíček V.
09:15–10:45
(přednášková par. 1)
Dejvice
Cvičebna K334
místnost T2:C3-s143
Janíček V.
11:00–12:30
(přednášková par. 1)
Dejvice
POČ. UČEBNA
Út
St
Čt

Předmět je součástí následujících studijních plánů:
Platnost dat k 14. 12. 2019
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet4820306.html