Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2019/2020

Programovatelná logická pole

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
17PLP ZK 2 2 česky
Přednášející:
Martin Kropík (gar.)
Cvičící:
Předmět zajišťuje:
katedra jaderných reaktorů
Anotace:

Přednáška podává v úvodu informace o číslicových obvodech, reprezentaci dat v číslicových systémech, kombinační a sekvenční logice, Booleovské algebře, struktuře obvodů SPLD, CPLD a FPGA. Dále se věnuje programovacím jazykům HDL a VHDL, a vývojovému prostředí ISP Expert Lattice Semiconductors pro programování a testování obvodů SPLD a CPLD. Přednáška je ukončena samostatným studentským návrhem obvodu CPLD

Požadavky:

-

Osnova přednášek:

1. Booleovská algebra a reprezentace dat v číslicových systémech.

2. Číslicové obvody, kombinační a sekvenční logika, asynchronní a synchronní řešení sekvenčních obvodů. Řady číslicových obvodů 74XXX.

3. Praktické cvičení s číslicovými obvody.

4. Obvody SPLD (simple programmable logical device), různé typy, vlastnosti a vnitřní struktura.

5. Programovací jazyk HDL 1, základní struktura, syntaxe, klíčová slova, jednoduchý příklad.

6. Jazyk HDL 2, operátory, popisy logických funkcí pomocí booleovských rovnic, pravdivostních tabulek a stavového automatu, testování návrhů obvodů.

7. Jazyk HDL 3, příklady návrhu obvodů pro SPLD s demonstracemi.

8. Obvody CPLD (complex programmable logical device) a FPGA (field-programmable gate array), různé typy, vlastnosti a vnitřní struktura, porovnání s obvody SPLD.

9. Jazyk HDL 4, vlastnosti jazyka pro použití s obvody CPLD, hierarchická struktura návrhů.

10. Jazyk VHDL 1, základní vlastnosti, syntaxe, klíčová slova, různé způsoby popisu logických funkcí, porovnání s jazykem HDL.

11. Jazyk VHDL 2, hierarchická struktura návrhu, testování návrhů obvodů, demonstrace příkladů návrhů ve VHDL.

12. - 13. Práce na samostatném návrhu CPLD obvodu.

Osnova cvičení:

Praktické cvičení s číslicovými obvody, práce na samostatném návrhu CPLD obvodu.

Cíle studia:

Znalosti:

Znalost číslicové techniky, programovatelných obvodů SPLD, CPLD a FPGA, znalost návrhu obvodů v jazycích HDL a VHDL.

Schopnosti:

Orientace v problematice programovatelné logiky, schopnost prakticky navrhnout a ověřit funkci obvodů.

Studijní materiály:

Povinná literatura:

1. ABEL-HDL Reference Manual, Lattice Semiconductor, 2003.

2. D. Perry: VHDL, McGraw Hill, 1998.

3. Getting Started with LabVIEW, National Instruments, 2009.

Doporučená literatura:

4. SPLD, CPLD a FPGA Manuals, webové stránky firem Lattice Semiconductor a Altera.

Studijní pomůcky:

Elektronická laboratoř KJR, programovací jazyky HDL a VHDL.

Poznámka:
Rozvrh na zimní semestr 2019/2020:
Rozvrh není připraven
Rozvrh na letní semestr 2019/2020:
Rozvrh není připraven
Předmět je součástí následujících studijních plánů:
Platnost dat k 21. 9. 2019
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet24966105.html