Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2018/2019

Aplikace programovatelných hradlových polí

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
A0B38APH KZ 5 1P+3L česky
Přednášející:
Radek Sedláček (gar.)
Cvičící:
Radek Sedláček (gar.)
Předmět zajišťuje:
katedra měření
Anotace:

Po stručném seznámení s technologií a strukturou programovatelných součástek (především CPLD a FPGA) jsou přednášky orientovány na seznámení se s jazykem VHDL a jeho využitím pro simulaci a syntézu číslicových obvodů. Laboratorní cvičení jsou zaměřena na získání praktických poznatků o možnostech využití CPLD a FPGA, na praktické využití SW prostředků pro návrh a simulaci a na implementaci jednoduchých funkčních bloků. Druhá část cvičení je věnována implementaci rozsáhlejšího projektu, v němž je na čipu FPGA realizováno kompletní zařízení (system on the chip). Je možné zvolit jeden z nabízených projektů nebo realizovat vlastní projekt (a to i skupinový). Pro výuku jsou k dispozci vývojové desky s FPGA DE10-Standard

Výsledek studentské ankety předmětu je zde: http://www.fel.cvut.cz/anketa/aktualni/courses/A0B38APH

Požadavky:

Basic knowledge of Boolean algebra and basic logic circuits

Osnova přednášek:

1. Programovatelné součástky, historie a současnost.

2. Úvod do jazyka VHDL, návrhové jednotky.

3. Zápis čísel znaků a řetězců.

4. Základní datové typy a operátory.

5. Základní objekty - konstanty, proměnné, signály.

6. Paralelní a sekvenční doména.

7. Implementace stavových automatů.

8. Standardní knihovny, LPM knihovna a jejich použití.

9. Procedury a funkce.

10. Návrh kombinačních a sekvenčních obvodů.

11. Nástroje a metody pro simulaci.

12. Speciální vnitřní struktury (RAM, PLL, násobičky) a jejich využití.

13. Tvorba uživatelských knihoven.

14. Implementace mikroprogramového automatu.

Osnova cvičení:

1. Seznámení se s návrhovým systémem QUARTUS II, úvodní projekt.

2. Logické a aritmetické funkce v jazyce VHDL, programování v paralelní doméně.

3. Programování v sekvenční doméně - procesy, klopné obvody a čítače.

4. Simulace návrhu formou testovacích vektorů a testbenchů v prostředí ModelSim.

5. Stavové automaty - varianty implementace ve VHDL.

6. Využití interní a externí paměti RAM v projektech.

7. Samostatná práce (MP3 přehrávač, počítačová hra, řadič pro VGA monitor,).

8. Samostatná práce.

9. Samostatná práce.

10. Samostatná práce.

11. Samostatná práce.

12. Samostatná práce.

13. Samostatná práce.

14. Hodnocení výsledků, zápočet.

Cíle studia:

Cílem studia je naučit studenty porozumět FPGA obvodům z pohledu jejich vnitřní struktury. Studenti se naučí programovat FPGA ve VHDL a získají základní znalosti o návrhu tzv. systému na čipu (SoC). Dále se seznámí s typickými možnostmi využití FPGA obvodů v praxi.

Studijní materiály:

1. Pedroni, V.A.: Digital Electronics and Design with VHDL. Morgan Kaufmann 2008, ISBN: 978-0123742704

2. Ashenden, P. J.: The Designer's guide to VHDL. Morgan Kaufmann 2008. ISBN: 978-0-12-088785-9.

Poznámka:
Další informace:
https://moodle.fel.cvut.cz/courses/A0B38APH
Rozvrh na zimní semestr 2018/2019:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
místnost T2:C4-s150
Sedláček R.
14:30–16:00
SUDÝ TÝDEN

(přednášková par. 1)
Dejvice
Laboratoř MS
místnost T2:C4-s150
Sedláček R.
16:15–18:45
(přednášková par. 1
paralelka 101)

Dejvice
Laboratoř MS
Út
St
Čt

Rozvrh na letní semestr 2018/2019:
Rozvrh není připraven
Předmět je součástí následujících studijních plánů:
Platnost dat k 23. 5. 2019
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet12541004.html