Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2018/2019

Struktury počítačových systémů

Předmět není vypsán Nerozvrhuje se
Kód Zakončení Kredity Rozsah Jazyk výuky
AD0B35SPS Z,ZK 6 21+6L česky
Přednášející:
Cvičící:
Předmět zajišťuje:
katedra řídicí techniky
Anotace:

Předmět je úvodem do oblasti základních hardwarových struktur výpočetních prostředků, jejich návrhu a architektury. Podává přehled o technických prostředcích klasických počítačů i specializovaných prostředků pro digitální a logické řízení. Dává náhled na paralelním zpracování dat uvnitř počítače.

Ze cvičení získávají studenti body podle úspěšnosti vyřešení individuálních zadaných úloh. Úlohy se řeší na FPGA vývojových deskách Altera DE2, které používá v podobných kurzech řada předních světových univerzit.

Výsledek studentské ankety předmětu je zde: http://www.fel.cvut.cz/anketa/aktualni/courses/AD0B35SPS

Výsledek studentské ankety předmětu je zde: http://www.fel.cvut.cz/anketa/aktualni/courses/A0B35SPS

Požadavky:

Základní znalosti Booleovy algebry a logických obvodů. Logika a grafy.

Osnova přednášek:

1. O struktuře počítačových systémů. Binární kódy. Logická funkce - její vlastnosti a realizace. Logické výrazy versus logická hradla. Logická krychle a sestavení logické funkce z Karnaughovy mapy

2. Booleovská algebra. De Morganův teorém. Problém SAT a BDD pro logické funkce. Základní kombinační obvody a jejich návrh. Dekompozice, Shanonnova dekompozice. Skupinová minimalizace.

3. Sekvenční obvody, úrovňové a řízené hodinovým signálem. Primitiva pro klopné obvody. Synchronní a asynchronní vstupy sekvenčních obvodů. Jednoduché sekvenční obvody: Posuvné registry. registry a asynchronní čítače.

4. Synchronní čítače a problémy se souběhem paralelních operací v logických obvodech. Hazardy kombinačních obvodů. Metastabilita sekvenčních obvodů. Hazardy synchronních obvodů a jejich odstranění. Příklady základních synchronních obvodů. Návrh vícestupňového synchronního obvodu s ripple-carry a s carry-ahead. Zrychlené přenosy.

5. VHDL jazyk pro popis obvodů, základní konstrukce, vícehodnotová logika. Popisy základních kombinačních obvodů ve VHDL. Skládání obvodů z komponent.

6. Popisy sekvenčních obvodů ve VHDL. Signály a atributy VHDL. Popisy čítačů a posuvných registrů. Příkazy jazyka VHDL pro simulaci. Testování a odlaďování obvodů pomocí -testbench- návrhů.

7. Automaty a jejich návrh. Automat ve VHDL a jeho testování. Balíčky jazyka VHDL.

8. Řadiče jako speciální automaty a řídicí jednotky procesorů. Násobení frekvencí fázovým závěsem. Paměti a jejich řešení.

9. Datová cesta. Struktura obecného procesoru, Příklad tvorby 1bitového procesoru a jeho testování. Návrh periférií pro procesor a jejich připojení.

10. Struktura procesoru NIOS, jeho základní architektury a programování v jazyce C. Modifikace procesorového systému NIOS v SOPC (Systems On Programmable Chips) Builder, paměti, stránkování.

11. Různé pokročilé struktury počítačových systémů a jejich tvorba v SOPC, sběrnice. sdílení periférií, paměť cashe, přerušení. DMA přenos.

12. Praktický -interfacing- nezbytný pro připojení signálů k logickým obvodům. Přizpůsobení vedení a různých typů zátěží. Převody mezi napěťovými úrovněmi. Řešení napájení a ochran. Galvanická izolace.

13. Technologie obvodů pro FPGA a ASIC. Zpětnovazební posuvné registry používané jako hardwarové akcelerátory v procesorových systémech.

14. Struktury průmyslových počítačů, programovatelných automatů PLC, a jejich odlišnosti od klasických počítačů.

Osnova cvičení:

1. Organizace cvičení, bezpečnost práce, rozdělení do skupin (po 2 studentech), předvedení a vyzkoušení si práce s deskou Altera DE2.

2. Zadání projektu č.1 V první polovině hodiny ukázka práce ve vývojovém prostředí Quartus II - vytvoření projektu a jednoduchého logického obvodu, přiřazení výstupů, kompilace a naprogramování desky. V druhé půlce hodiny pak samostatná práce - vytvoření jednoduchých hradel.

3. V první polovině hodiny vytvoření majáku EA ukázaného na 1. přednášce pomocí knihovny, simulace obvodu a připojení posuvného registru. V druhé půlce hodiny samostatná práce na úloze 1.

4. Samostatná práce na projektu č. 1, předvedení a odevzdání 1

5. Zadání projektu č.2. Samostatná práce na projektu č.2, přip. i 1.

6. Samostatná práce na projektu č.2, přip. 1, předvedení a odevzdání projektu č. 2, přip. i 1

7. Zadání projektu č.3 ve VHDL. Samostatná práce na projektu č.3.

8. Samostatná práce na projektu č.3, předvedení a odevzdání projektu č.3.

9. Zadání projektu č.4 a 5 - Samostatná práce na projektech.

10. Samostatná práce na projektech.

11. Samostatná práce na projektech.

12. Samostatná práce na projektech.

13. Samostatná práce na projektech, udělování zápočtů.

Cíle studia:

Úvod do struktury výpočetní techniky a základy konstrukce jednoduchých periférií počítačů.

Studijní materiály:

1. John Y. Hsu: Computer Logic, Springer 2002, ISBN: 0387953043

2. Volnei A. Pedroni: Digital Electronics and Design with VHDL, MORGAN KAUFMANN 2008, ISBN: 0123742706

3. Enoch O. Hwang: Digital Logic and Microprocessor Design with VHDL, Thomson 2006, ISBN: 0-534-46593-5

4. Hachtel, G. D., Somenzi, F., Logic Synthesis and Verification Algorithms, Kluwer Academic. 1996.

5. DeMicheli G., Synthesis and Optimization of Digital Circuits, McGraw-Hill, 1994.

***

Vlastní učební texty předmětu v češtině na stránce předmětu:

1. Šusta R.: Kurz základů práce v prostředí Quartus II

2. Šusta R.: Vybraná chybová hlášení překladače Quartus II

3. Šusta R.: Příkladný úvod do VHDL pro pokročilejší části kurz

Poznámka:

Rozsah výuky v kombinované formě studia: 21p+6lStránky předmětu:https://moodle.dce.fel.cvut.cz/course/view.php?id=5

Další informace:
https://moodle.dce.fel.cvut.cz/course/view.php?id=5
Pro tento předmět se rozvrh nepřipravuje
Předmět je součástí následujících studijních plánů:
Platnost dat k 19. 12. 2018
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet1205906.html