Digital Circuit Simulation and Verification

Garant předmětu:

Přednášející:

Cvičící:

Předmět zajišťuje:

katedra číslicového návrhu

Anotace:

Studenti získají podrobné informace o principech kvaziparalelní simulace číslicových obvodů na úrovni RTL (Register Transfer Level) i TLM (Transaction Level Modeling) a o vlastnostech pro tyto účely aktuálně používaných nástrojů. Předmět pokrývá i současné možnosti verifikace, zejména s použitím metodologie UVM (Universal Verification Methodology).

Požadavky:

Metody návrhu kombinačních i sekvenčních logických obvodů, znalost reprezentace čísel, znalost návrhu obvodů pro realizaci základních aritmetických operací.

Osnova přednášek:

1. Úvod do simulace, verifikační strategie

2. Simulační jazyky Verilog a VHDL

3. Sekvenční a paralelní simulační prostředí

4. Modelování struktur, parametrizace

5. Funkce, procedury, události v simulačních modelech

6. Kontrola funkce a časování návrhu, syntéza obvodů

7. SystemVerilog - Úvod, datové typy, porovnání

8. Sekvenční prostředí, komunikace mezi procesy, transakce

9. Randomizace stimulů, kontrola pokrytí

10. Pokročilá kontrola návrhu, aserce v SystemVerilogu

11. Universal Verification Methodology (UVM)

12. UVM - Registrový model

13. UVM - Pohled z praxe

Osnova cvičení:

1. Úvod, Samostatná úloha VHDL/Verilog - Zadání.

2. Samostatná úloha VHDL/Verilog - Konzultace.

3. Samostatná úloha VHDL/Verilog - Odevzdání.

4. Test 1 - VHDL/Verilog, Samostatná úloha Verilog/SystemVerilog - Zadání.

5. Samostatná úloha Verilog/SystemVerilog - Konzultace.

6. Test 2 - Verilog/SystemVerilog, Samostatná úloha Verilog/SystemVerilog - Odevzdání.

Cíle studia:

Cílem předmětu je seznámit studenty s principy kvaziparalelní simulace číslicových obvodů na úrovni RTL (Register Transfer Level) i TLM (Transaction Level Modeling) a s vlastnostmi pro tyto účely aktuálně používaných nástrojů. Předmět pokrývá i současné možnosti verifikace, zejména s použitím metodologie UVM (Universal Verification Methodology).

Studijní materiály:

1. Mehta, A. B.: SystemVerilog Assertions and Functional Coverage: Guide to Language, Methodology and Applications. Springer, 2016. ISBN 9783319305394.

2. Mehta, A. B.: ASIC/SoC Functional Design Verification: A Comprehensive Guide to Technologies and Methodologies. Springer, 2018. ISBN 9783319594187.

3. Mehler, R.: Digital Integrated Circuit Design Using Verilog and SystemVerilog (1st Edition). Elsevier, 2014. ISBN 9780124095298.

4. Cohen, B. - Kumari, S. V. A. - Piper, L.: SystemVerilog Assertions Handbook (3rd Edition). VhdlCohen Publishing, 2013. ISBN 978-0-9705394-3-6.

Poznámka:

Informace o předmětu a výukové materiály naleznete na https://courses.fit.cvut.cz/MI-SIM/

Další informace:

https://courses.fit.cvut.cz/MI-SIM/

Pro tento předmět se rozvrh nepřipravuje

Předmět je součástí následujících studijních plánů:

• Master program ANI for the phase of study without specialisation (VO)