Návrh integrovaných systémů

Garant předmětu:

Jiří Jakovenko

Přednášející:

Dalibor Barri, Jiří Jakovenko

Cvičící:

Dalibor Barri, Jiří Jakovenko

Předmět zajišťuje:

katedra mikroelektroniky

Anotace:

Úloha návrháře integrovaných systémů, úrovně abstrakce návrhu - Y diagram. Definování specifikací studie proveditelnosti, kritéria výběru vhodné technologie. Metodologie modelování a simulace integrovaných systémů. Frond End a Back End návrh. Problematika rozmístění (floorplaning), návrh testů a verifikace integrovaných systémů.

Požadavky:

moodle.fel.cvut.cz

Osnova přednášek:

1. Úloha a význam návrháře analogových a digitálních integrovaných systémů; metodologie návrhu IO (top down, bottom up), úrovně abstrakce návrhu - Y diagram.

2. Typy aplikačně specifických integrovaných systémů, plně zákaznický návrh, hradlová pole, standardní buňky, programovatelné obvody; typy, porovnání vlastností, ekonomické aspekty návrhu.

3. Plně zákaznické integrované systémy, studie proveditelnosti, definování specifikací, kritéria výběru vhodné technologie.

4. CAD prostředky a standardy pro návrh analogových a smíšených integrovaných obvodů, návrhy RF systémů, integrovaných systémů s nízkou spotřebou.

5. Prostředky pro automatické generování analogových behaviorálních modelů, metodologie návrhu „zdola nahoru“, makrobloky.

6. Principy návrhu smíšených analogově číslicových integrovaných systémů, význam hierarchického členění návrhu, rozhraní mezi číslicovým a analogovým blokem, prostředky automatizovaného návrhu CAD; funkční a časové simulace, formální verifikace; jazyky Verilog-A, Verilog-AMS, VHDL-A.

7. Aspekty návrhu vysokofrekvenčních a radiových integrovaných obvodů (RFIC WLAN), metody návrhu, architektury; technologie, simulátor Spectre RF.

8. Prostředky a metodologie automatizovaného návrhu digitálních integrovaných systémů; Jazyky VHDL, Verilog; knihovní buňky; extrakce parametrů pro knihovní buňky.

9. Návrh „Frond End“ - funkční specifikace, RTL, Logická syntéza, Gate-level netlist, generování behaviorálních stimulů.

10. Návrh „Back End“ - výběr výrobní technologie (Design Kit), mapování návrhu, návrh rozmístění (Floorplanning), propojení (place and route), layout, extrakce parazitních vlivů, layout versus schéma (LVS)

11. Metody fyzické syntézy, rozmisťování funkčních bloků, zásady, rozvod napájení, výpočet a simulace průchodnosti propojení, verifikace.

12. Rozvod hodinových signálů, výpočet zpoždění, statické a dynamické časové analýzy

13. Testování, návrh testů, verifikace návrhu.

14. Finalizace návrhu a technologická realizace, verifikace integrovaných systémů, problematika převodu návrhu systému mezi jednotlivými technologiemi.

Osnova cvičení:

1. Úvod do jazyka CDN-SKILL

2. Semi-ideální obvod napěťové reference (Bandgap reference)

a. teorie

b. návrh

c. ideální OpAmp + BJT + Res

3. Úvod do operačních zesilovačů (OpAmp)

a. specifikace

b. metodologie

4. Proudové zrcadlo návrh

a. návrh

b. násobný faktor

c. výstupní odpor

5. Diferenciální pár

a. aktivní zátěž

b. simulace

6. Dvoustupňový operační zesilovač

a. teorie

b. návrh druhého stupně

7. Dvoustupňový operační zesilovač

a. teorie

b. stabilita, kompenzace

8. Návrh BGR

a. teorie

b. návrh + simulace

9. Layout BGR

a. matching, WPE

b. proudové zrcadlo

10. Layout BGR

a. anténní dioda

b. diferenciální pár

11. Layout BGR

a. zátěž + 2. stupeň

12. Layout BGR

a. BJT + RES + OpAmp

13. Kontrola úkolů, schválení + zápočet

14. rezerva

Cíle studia:

Studijní materiály:

B. Razavi: Design of Analog CMOS Integrated Circuits, McGRAW-Hill, 2001

B. Murari, F. Bertotti, G.A.Vignola: Smart Power ICs, Springer, 2002

P. Gray, P Hurst, s. Lewis, R. Mayer: Analysis and Design of Analog Integrated Circuits, John Wiley and Sons, 2000

Poznámka:

Další informace:

https://moodle.fel.cvut.cz/course/view.php?id=2849

Rozvrh na zimní semestr 2025/2026:

Rozvrh není připraven

Rozvrh na letní semestr 2025/2026:

	06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
Út
St	místnost T2:C3-s143 Barri D. 09:15–10:45 (přednášková par. 1) Dejvice POČ. UČEBNAmístnost T2:C3-s143 Barri D. 12:45–14:15 (přednášková par. 1) Dejvice POČ. UČEBNA místnost T2:B2-s141k Jakovenko J. 11:00–12:30 (přednášková par. 1) Dejvice Cvičebna
Čt
Pá

Předmět je součástí následujících studijních plánů:

• Elektronika a komunikace - Elektronika (povinný předmět programu)
• Elektronika a komunikace - Technologie internetu věcí (povinně volitelný předmět)