Návrh systémů VLSI

Podmínkou zápisu na předmět A0M34NSV je, že student si nejpozději ve stejném semestru zapsal příslušný počet předmětů ze skupiny BEZBM

Garant předmětu:

Pavel Hazdra

Přednášející:

Pavel Hazdra

Cvičící:

Pavel Hazdra

Předmět zajišťuje:

katedra mikroelektroniky

Anotace:

Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu. Student se seznámí se základními stavebními prvky, architekturou a návrhovými postupy využívanými při realizaci komplexních integrovaných systémů, způsoby jejich popisu a postupem jejich syntézy. Naučí se verifikační strategii, navrhovat a analyzovat testy. Cvičení jsou pak zaměřena na praktický návrh, syntézu a verifikaci rekonfigurovatelného systému na čipu v jazyku popisujícím hardware (VHDL, Verilog).

Výsledek studentské ankety předmětu je zde: http://www.fel.cvut.cz/anketa/aktualni/courses/A0M34NSV

Požadavky:

https://moodle.kme.fel.cvut.cz/moodle/login/index.php?lang=cs

Návrh, vypracování a prezentace semestrálního projektu, absolvování zkoušky.

Osnova přednášek:

1. Integrované systémy VLSI: postup návrhu a syntézy, jeho domény, úrovně a reprezentace.

2. Popis funkce systému. Jazyky popisující hardware využívající behaviorální popis.

3. Struktura kódu, sémantika a syntaxe.

4. Způsoby přiřazení pro popis funkce hardwaru, paralelní a sekvenční domény a způsoby jejich interpretace.

5. Hierarchie, tvorba parametrizovaných modelů a knihoven. Popis systémů v jazycích Verilog, SystemVerilog a SystemC.

6. Hardwarové platformy, cílové architektury, programovatelné a rekonfigurovatelné systémy.

7. Návrh systémů na čipu, recyklace návrhu, využití IP jader.

8. Behaviorální syntéza: RTL model, algoritmy a postupy. Logická syntéza: metody a omezení. Syntéza topologie. Řízení procesu syntézy systému.

9. Modely integrovaných systémů a struktur, standardy.

10. Testování a spolehlivost. Modely poruch a metody lokalizace.

11. Verifikační plány a strategie.

12. Nástroje pro verifikaci: simulátory a modely.

13. Návrh a analýza testů: stimuly, odezvy a testbenche (tvorba a architektura).

14. Projektování návrhu VLSI systémů, minimalizace rizik, výrobní dokumentace a podklady.

Osnova cvičení:

1. Návrhový systém ISE: seznámení s návrhem integrovaného systému - zadání, syntéza, implementace.

2. Návrhový systém ISE: popis modelu integrovaného systému v jazyce VHDL. Implementace navrženého systému v FPGA.

3. VHDL - využití paralelní domény pro popis kombinačních (budiče, kodéry a dekodéry, multiplexery) funkcí.

4. VHDL - využití sekvenční domény pro popis kombinačních a sekvenčních (klopné obvody, čítače) funkcí.

5. Návrhový systém ISE: funkční, logická a časová analýza. VHDL - hierarchický návrh a tvorba modelů pro verifikaci (testbench).

6. VHDL - popis stavových automatů a návrh komplexních sekvenčních systémů.

7. Návrh modelu číslicového systému v jazyce Verilog.

8. Knihovny IP jader, návrh systémů s využitím knihoven (generátorů) IP jader, užití bloků specifických určité architektuře (paměti, DCM).

9. Zadání semestrálního projektu - návrh integrovaného systému na bázi FPGA.

10. Návrh integrovaného systému na bázi FPGA.

11. Návrh integrovaného systému na bázi FPGA.

12. Návrh integrovaného systému na bázi FPGA.

13. Návrh integrovaného systému na bázi FPGA.

14. Prezentace semestrálních projektů, zápočet.

Cíle studia:

Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu.

Studijní materiály:

1. Wayne Wolf : „Modern VLSI Design: System-on-Chip Design“, Prentice-Hall, 2002

2. Samiha Mourad, Yervant Zorian: „Principles of Testing Electronic Systems“, John Wiley, 20002

3. Bruce Wile, John C. Goss, Wolfgang Roesner: „Comprehensive Functional Verification“, Elsevier, 2005

Poznámka:

Rozsah výuky v kombinované formě studia: 14p+6l

Další informace:

https://moodle.fel.cvut.cz/courses/A0M34NSV

Rozvrh na zimní semestr 2023/2024:

	06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
Út	místnost T2:B2-s141k Hazdra P. 09:15–10:45 (přednášková par. 1) Dejvice Cvičebnamístnost T2:C3-s143 Hazdra P. 12:45–14:15 (přednášková par. 1 paralelka 1) Dejvice POČ. UČEBNA
St
Čt
Pá

Rozvrh na letní semestr 2023/2024:

Rozvrh není připraven

Předmět je součástí následujících studijních plánů: