Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2020/2021

Digital Circuit Simulation

Předmět není vypsán Nerozvrhuje se
Kód Zakončení Kredity Rozsah Jazyk výuky
NIE-SIM Z,ZK 5 2P+1C anglicky
Přednášející:
Cvičící:
Předmět zajišťuje:
katedra číslicového návrhu
Anotace:

Students gain information regarding the principles of quasi-parallel simulation of digital circuits at the RTL (Register Transfer Level) and TLM (Transaction Level Modeling) levels and the properties of the tools used to perform these simulations. The course also covers current verification methods, especially UVM - Universal Verification Methodology.

Požadavky:

Design methods for combinational and sequential logic circuits, knowledge of number representations, and knowledge of the circuit implementations of basic arithmetic operations.

Osnova přednášek:

1. Fundamental simulation principles, verification strategies.

2. VHDL and Verilog simulation languages.

3. Sequential and parallel simulation environment.

4. Structural description, configuration of structural architectures.

5. Functions, procedures/tasks, events in simulation models.

6. Model checking, assertions.

7. Verilog/SystemVerilog: Introduction, overview of data types, analogies with VHDL.

8. Inter-module communication, Transaction Level Modeling.

9. Simulation control, random, and directed testbenches, coverage driven simulation.

10. Advanced model checking, SystemVerilog assertions.

11. (2) Universal Verification Methodology.

12. Advanced UVM constructs, register access model.

Osnova cvičení:

1. Introduction, VHDL/Verilog project - Assignment.

2. VHDL/Verilog project - Consultation.

3. VHDL/Verilog project - Evaluation.

4. Test 1 - VHDL/Verilog, Verilog/SystemVerilog project - Assignment.

5. Verilog/SystemVerilog project - Consultation.

6. Test 2 - Verilog/SystemVerilog, Verilog/SystemVerilog project - Evaluation.

Cíle studia:

The goal of the course is to acquaint students with the properties of the above-mentioned languages and their use for verification (simulation).

Studijní materiály:

Mehta, A. B.: SystemVerilog Assertions and Functional Coverage: Guide to Language, Methodology and Applications. Springer, 2016. ISBN 9783319305394.

Mehta, A. B.: ASIC/SoC Functional Design Verification: A Comprehensive Guide to Technologies and Methodologies. Springer, 2018. ISBN 9783319594187.

Mehler, R.: Digital Integrated Circuit Design Using Verilog and Systemverilog (1st Edition). Elsevier, 2014. ISBN 9780124095298.

Cohen, B. - Kumari, S. V. A. - Piper, L.: SystemVerilog Assertions Handbook (3rd Edition). VhdlCohen Publishing, 2013. ISBN 978-0-9705394-3-6.

Poznámka:

Course information and teaching materials can be found at https://courses.fit.cvut.cz/MI-SIM/

Další informace:
Pro tento předmět se rozvrh nepřipravuje
Předmět je součástí následujících studijních plánů:
Platnost dat k 18. 1. 2021
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet6625406.html