Logo ČVUT
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2018/2019

Architektury počítačových systémů

Přihlášení do KOSu pro zápis předmětu Zobrazit rozvrh
Kód Zakončení Kredity Rozsah Jazyk výuky
BI-APS.1 Z,ZK 5 2+2 česky
Přednášející:
Michal Štepanovský
Cvičící:
Michal Štepanovský
Předmět zajišťuje:
katedra počítačových systémů
Anotace:

Studenti rozumějí architekturám počítačů s univerzálními procesory na úrovni strojových instrukcí s důrazem na proudové zpracování instrukcí a paměťovou hierarchii. Získají znalosti základních konceptů RISC a CISC architektur, naučí se, jak moderní počítače pracují a jak jsou konstruovány. Naučí se technologie dnešních procesorů sloužící ke zvýšení rychlosti vykonávání programů. Získají schopnost optimalizovat jejich programy za účelem maximálního využití procesoru. Seznámí se s myšlenkami současných trendů v oblasti počítačových architektur a s tím souvisejícím dopadem na software. Studenti rovněž porozumí architekturám vektorových procesorů a jejich využitím v dnešních mikroprocesorech. Porozumí také principům a architekturám víceprocesorových systémů se sdílenou pamětí a problematice paměťové konzistence u těchto systémů.

Požadavky:

Znalost základů kombinačních a sekvenčních logických obvodů. Znalost fungování počítače na úrovni strojových instrukcí, programování v jazyce strojových instrukcí. Programování v jazyce C, funkce překladače z vyššího programovacího jazyka.<

Osnova přednášek:

1. Kvantitativní principy návrhu počítačů: Úvod do předmětu, kvantitativní principy návrhu počítačů, Amdahlův zákon, hodnocení výkonnosti a propustnosti počítačů, CPU výkonnostní rovnice, zkušební úlohy (benchmarks).

2. Architektura souboru instrukcí (ISA): Soubory instrukcí procesorů a jejich taxonomie, procesory RISC vs procesory CISC, jazyky symbolických adres a asemblery.

3. Úvod do jazyka Verilog: Verilog jako jazyk pro popis HW: syntaxe a sémantika.

4. Návrh jednocyklového RISC procesoru: Inkrementální návrh jednocyklového RISC procesoru. Obecný pohled na řadič procesoru a jeho funkce.

5. Návrh zřetězeného RISC procesoru: Návrh proudově pracujícího (pipelined) jednoduchého RISC procesoru, hazardy a jejich řešení

6. Paměťová hierarchie: skryté (keš) paměti (cache memory): Principy fungování keš pamětí, různé implementace (přímo mapovaná, plně asociativní, částečně asociativní).

7. Paměťová hierarchie: virtuální paměť: Stránkování a jeho HW podpora v běžných procesorech (MMU).

8. Koherence keš pamětí: Úvod do vícejádrových CPU a víceprocesorových počítačů. Koherence keš pamětí, MESI a MESIF protokoly, koherence založená na adresářích.

9. Paměťová konzistence a synchronizační primitiva: Princip a modely paměťové konzistence. Synchronizační primitiva na počítačích se sdílenou pamětí.

10. Superskalární procesory I: Úvod do superskalárních procesorů, statické (in-order) vykonávání instrukcí v superskalárních procesorech.

11. Superskalární procesory II: Dynamický instrukční paralelismus, princip superskalárních procesorů, dynamické plánování instrukcí (out-of-order), problém různých latencí v jednotlivých větvích, přejmenování registrů, Tomasolův algoritmus.

12. Superskalární procesory III: Predikce větvení a spekulativní provádění instrukcí, reorder buffer jako podpora přesného přerušení. Load bypassing a load forwarding, spekulativní načítání dat z paměti.

Osnova cvičení:
Cíle studia:

Studenti rozumějí architekturám počítačů s univerzálními procesory na úrovni strojových instrukcí s důrazem na proudové zpracování instrukcí a paměťovou hierarchii. Získají znalosti základních konceptů RISC a CISC architektur, naučí se, jak moderní počítače pracují a jak jsou konstruovány. Naučí se technologie dnešních procesorů sloužící ke zvýšení rychlosti vykonávání programů. Získají schopnost optimalizovat jejich programy za účelem maximálního využití procesoru. Seznámí se s myšlenkami současných trendů v oblasti počítačových architektur a s tím souvisejícím dopadem na software. Studenti rovněž porozumí architekturám vektorových procesorů a jejich využitím v dnešních mikroprocesorech. Porozumí také principům a architekturám víceprocesorových systémů se sdílenou pamětí a problematice paměťové konzistence u těchto systémů.

Studijní materiály:

[1] Dvořák, V. - Drábek, V.: Architektura procesorů, Brno: Vutium, 1999, 80-214-1458-8,

[2] Patterson, D.A. - Hennessy, J.L.: Computer Organization and Design: The Hardware/Software Interface, 4th Edition, Morgan Kaufmann, 2011, 978-0123747501,

[3] Hennessy, J.L. - Patterson, D.A.: Computer Architecture: A Quantitative Approach, 5th Edition, Morgan Kaufmann, 2011, 978-0123838728,

Poznámka:

Informace o předmětu a výukové materiály naleznete na https://courses.fit.cvut.cz/BI-APS/2+0+2

Další informace:
https://courses.fit.cvut.cz/BI-APS/
Rozvrh na zimní semestr 2018/2019:
06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po
Út
St
místnost TH:A-1042
Štepanovský M.
14:30–16:00
(přednášková par. 1
paralelka 101)

Thákurova 7 (FSv-budova A)
Hlavickova laborka
místnost T9:155
Štepanovský M.
18:45–20:30
(přednášková par. 1)
Dejvice
Posluchárna
místnost TH:A-1042
Štepanovský M.
16:15–17:45
(přednášková par. 1
paralelka 102)

Thákurova 7 (FSv-budova A)
Hlavickova laborka
Čt
místnost TH:A-1042
Štepanovský M.
11:00–12:30
(přednášková par. 1
paralelka 104)

Thákurova 7 (FSv-budova A)
Hlavickova laborka
místnost TH:A-1042
Štepanovský M.
14:30–16:00
(přednášková par. 1
paralelka 105)

Thákurova 7 (FSv-budova A)
Hlavickova laborka
místnost TH:A-1042
Štepanovský M.
16:15–17:45
(přednášková par. 1
paralelka 106)

Thákurova 7 (FSv-budova A)
Hlavickova laborka

Rozvrh na letní semestr 2018/2019:
Rozvrh není připraven
Předmět je součástí následujících studijních plánů:
Platnost dat k 24. 3. 2019
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet3458406.html