Logo ČVUT
Loading...
ČESKÉ VYSOKÉ UČENÍ TECHNICKÉ V PRAZE
STUDIJNÍ PLÁNY
2019/2020
Fakulty | Celoškolská nabídka volitelných předmětů | Katalog předmětů ECTS | Nastavení | English version
Úvodní stránka > Fakulta elektrotechnická > katedra telekomunikační techniky > Digitální technika

Digitální technika

Předmět není vypsán Nerozvrhuje se
Kód Zakončení Kredity Rozsah Jazyk výuky
AD2B99DIT Z,ZK 5 14P + 6L česky
Přednášející:
Cvičící:
Předmět zajišťuje:
katedra telekomunikační techniky
Anotace:

Předmět seznamuje studenty jak s principy klasických, tak i programovatelných logických obvodů a jejich praktického využití při návrhu digitálních systémů. První část přednášek i cvičení předmětu je zaměřena na teoretické znalosti z oblasti logických funkcí, jejich minimalizace, návrhu a realizace logických obvodů, kombinačních i sekvenčních obvodů a přehled technologií realizace logických obvodů a hradel s jejich nejdůležitějšími parametry. Druhá část je pak zaměřena zejména na moderní programovatelná logická pole FPGA a jazyk VHDL a jejich využití pro realizaci typických příkladů logických obvodů použitých v praxi. Cvičení předmětu vhodně doplňují teoretické přednášky a jejich podstatnou část tvoří série prakticky zaměřených laboratorních úloh. Studenti se v nich seznámí s reálnými hradly, změří jejich statické a dynamické vlastnosti. Dále bude kladen důraz na pochopení a osvětlení principu základních stavebních bloků digitálních obvodů a jejich interpretací v jazyce VHDL, softwarovou simulaci a vlastní realizaci prostřednictvím hradlového pole.

Požadavky:

Předpokladem pro úspěšné absolvování tohoto kurzu jsou znalosti matematické logiky na úrovni všeobecného středoškolského vzdělání.

Osnova přednášek:

1. Úvod do digitální techniky. Číselné soustavy a kódy.

2. Logické funkce, Booleova algebra, základní logické funkce a logická hradla, způsoby vyjadřování logických funkcí.

3. Realizace logických funkcí, minimalizace logických funkcí pomocí Karnaughovy mapy.

4. Minimalizace logických funkcí metodou Quine-McCluskey, převody forem a úpravy realizace funkcí určenými typy hradel.

5. Logické obvody, kombinační a sekvenční logické obvody, příklady kombinačních obvodů, hazardy v kombinačních obvodech.

6. Sekvenční logické obvody, klopné obvody typu RS, JK, D a T, ukázky čítačů a registrů, konečné stavové automaty typu Mealy a Moore.

7. Technologie pro realizaci logických hradel, TTL, CMOS, základní parametry a charakteristiky.

8. Úvod do programovatelných logických polí a jazyků HDL, vnitřní struktura FPGA, úvod do jazyka VHDL.

9. Základy jazyka VHDL, typy popisů, hierarchie v jazyce, paralelní a sekvenční prostředí, datové typy, simulace.

10. Jazyk VHDL, typická struktura modulu VHDL, operátory, atributy, podmínkové konstrukce, ukázky a realizace kombinačních i sekvenčních obvodů.

11. Strukturální popis v jazyce VHDL, použití komponent a mapování portů.

12. Sekvenční logické obvody v jazyce VHDL, práce s hodinovým signálem, konverze datových typů, smyčky, ukázky realizace čítačů a registrů.

13. Funkce, procedury, balíčky a knihovny v jazyce VHDL.

14. Stavové automaty a jejich realizace v jazyce VHDL.

Osnova cvičení:

1. Úvodní cvičení, školení bezpečnosti, náplň semestru, podmínky zápočtu.

2. Číselné soustavy, převody, aritmetické operace, počítání příkladů.

3. Logické funkce a jejich vyjadřování, Booleova algebra, Karnaughovy mapy.

4. Minimalizace logických funkcí pomocí Karnaughových map, realizace log. funkcí pomocí hradel, počítání příkladů.

5. Převody forem log. funkcí, minimalizace log. funkcí pomocí algoritmu Quine-McCluskey, počítání příkladů.

6. Kontrolní test.

7. Lab. úloha č. 1 - Měření parametrů log. hradel TTL a CMOS, hazardy v log. obvodech.

8. Lab. úloha č. 2 - Úvod do FPGA, použití schématického editoru pro realizaci kombinačních obvodů.

9. Lab. úloha č. 3 - Simulace v jazyce VHDL, simulace čítačů.

10. Lab. úloha č. 4 - Realizace jednoduchého multiplexoru v jazyce VHDL, podmínkové konstrukce.

11. Lab. úloha č. 5 - Použití strukturálního popisu, komponent a mapování portů v jazyce VHDL.

12. Lab. úloha č. 6 - Práce s hodinovým signálem v jazyce VHDL, realizace děliček kmitočtů.

13. Lab. úloha č. 7 - Realizace stavového automatu v jazyce VHDL.

14. Náhradní cvičení, konzultace. Zápočet.

Cíle studia:

Cílem předmětu je seznámit studenty s použitím klasických logických obvodů i moderních programovatelných logických polí pro návrh a realizaci základních digitálních obvodů a bloků.

Studijní materiály:

1] Lafata, P. - Hampl, P. - Pravda, M.: Digitální technika. 1. vyd. Praha: Česká technika - nakladatelství ČVUT, 2011. 164 s. ISBN 978-80-01-04914-3.

[2] Pinker, J. - Poupa, M.: Číslicové systémy a jazyk VHDL. Praha : BEN - technická literatura, 2006. 349 s. ISBN 80-7300-198-5.

[3] Šťastný, J.: FPGA prakticky: realizace číslicových systémů pro programovatelná hradlová pole. Praha : BEN - technická literatura, 2010. 199 s. ISBN 978-80-7300-261-9.

[4] Antošová, M. - Davídek, V.: Číslicová technika. České Budějovice : KOPP, 2003. 286 s. ISBN 80-7232-206-0.

[5] Strnad, L.: Základy číslicové techniky: cvičení. Praha : ČVUT, 1996. 124 s. ISBN 80-01-01433-9.

[6] Ashender, P., J.: The VHDL Cookbook. Dostupné ke stažení v kurzu na Moodle.

[7] SYNARIO: VHDL Reference Manual. Dostupné ke stažení v kurzu na Moodle.

Poznámka:

Rozsah výuky v kombinované formě studia: 14p+6l

Další informace:
https://moodle.fel.cvut.cz/courses/AD2B99DIT
Pro tento předmět se rozvrh nepřipravuje
Předmět je součástí následujících studijních plánů:
Platnost dat k 14. 12. 2019
Copyright © Jiří Kosek, 2010–2019 | Copyright © ČVUT, 2010–2019
Provozuje Výpočetní a informační centrum ČVUT
Dotazy a připomínky zasílejte na HelpDesk ČVUT nebo na spravcekos@cvut.cz
Aktualizace výše uvedených informací naleznete na adrese http://bilakniha.cvut.cz/cs/predmet1192106.html