Aplikace programovatelných hradlových polí

Přednášející:

Radek Sedláček (gar.)

Cvičící:

Radek Sedláček (gar.), Vojtěch Vigner

Předmět zajišťuje:

katedra měření

Anotace:

Po stručném seznámení s technologií a strukturou programovatelných součástek (především CPLD a FPGA) jsou přednášky orientovány na seznámení se s jazykem VHDL a jeho využitím pro simulaci a syntézu číslicových obvodů. Laboratorní cvičení jsou zaměřena na získání praktických poznatků o možnostech využití CPLD a FPGA, na praktické využití SW prostředků pro návrh a simulaci a na implementaci jednoduchých funkčních bloků. Druhá část cvičení je věnována implementaci rozsáhlejšího projektu, v němž je na čipu FPGA realizováno kompletní zařízení (system on the chip). Je možné zvolit jeden z nabízených projektů nebo realizovat vlastní projekt (a to i skupinový). Vývojové desky s FPGA a lokálním procesorem jsou k dispozici.

Požadavky:

Osnova přednášek:

1. Programovatelné součástky, historie a současnost.

2. Úvod do jazyka VHDL, návrhové jednotky.

3. Zápis čísel znaků a řetězců.

4. Základní datové typy a operátory.

5. Základní objekty - konstanty, proměnné, signály.

6. Paralelní a sekvenční doména.

7. Implementace stavových automatů.

8. Standardní knihovny, LPM knihovna a jejich použití.

9. Procedury a funkce.

10. Návrh kombinačních a sekvenčních obvodů.

11. Nástroje a metody pro simulaci.

12. Speciální vnitřní struktury (RAM, PLL, násobičky) a jejich využití.

13. Tvorba uživatelských knihoven.

14. Implementace mikroprogramového automatu.

Osnova cvičení:

1. Seznámení se s návrhovým systémem QUARTUS II, úvodní projekt.

2. Logické a aritmetické funkce v jazyce VHDL, programování v paralelní doméně.

3. Programování v sekvenční doméně - procesy, klopné obvody a čítače.

4. Simulace návrhu formou testovacích vektorů a testbenchů v prostředí ModelSim.

5. Stavové automaty - varianty implementace ve VHDL.

6. Využití interní a externí paměti RAM v projektech.

7. Samostatná práce (MP3 přehrávač, počítačová hra, řadič pro VGA monitor,).

8. Samostatná práce.

9. Samostatná práce.

10. Samostatná práce.

11. Samostatná práce.

12. Samostatná práce.

13. Samostatná práce.

14. Hodnocení výsledků, zápočet.

Cíle studia:

Studijní materiály:

1. Pedroni, V.A.: Digital Electronics and Design with VHDL. Morgan Kaufmann

2008, ISBN: 978-0123742704.

2. Ashenden, P. J.: The Designer's guide to VHDL. Morgan Kaufmann 2008. ISBN: 978-0-12-088785-9.

Poznámka:

Rozsah výuky v kombinované formě studia: 7p+9lhttp://measure.feld.cvut.cz/vyuka/predmety/A0B38APH

Rozvrh na zimní semestr 2011/2012:

	06:00–08:0008:00–10:0010:00–12:0012:00–14:0014:00–16:0016:00–18:0018:00–20:0020:00–22:0022:00–24:00
Po	místnost T2:C4-154 Sedláček R. 09:15–10:45 (přednášková par. 1) Dejvice Cvičebna
Út	místnost T2:A3-318 Vigner V. 11:00–13:30 (přednášková par. 1 paralelka 101) Dejvice Laboratoř 338
St	místnost T2:A3-318 Sedláček R. 08:15–10:45 (přednášková par. 1 paralelka 102) Dejvice Laboratoř 338
Čt
Pá

Rozvrh na letní semestr 2011/2012:

Rozvrh není připraven

Předmět je součástí následujících studijních plánů: