Logická simulace
Kód | Zakončení | Kredity | Rozsah |
---|---|---|---|
XP36LSM | ZK | 4 | 2+2s |
- Přednášející:
- Neurčen (gar.)
- Cvičící:
- Neurčen (gar.)
- Předmět zajišťuje:
- katedra počítačů
- Anotace:
-
Přehled základních pojmů a existujících simulačních systémů. Charakteristiky a způsoby implementace synchronní a asynchronní simulace číslicových zařízení. Jazyk VHDL a jeho použití při simulaci číslicových obvodů: entity a architektury. Formy popisu simulovaných obvodů ve VHDL: seriové prostředí a algoritmický popis pomocí procesů, paralelní prostředí a popis typu data flow, strukturní popis. Signály a jejich atributy, resoluční funkce, modifikace modelů a konfigurace simulovaných struktur.
Předmět není určen pro studenty, kteří absolvovali předmět 36SIM.
- Požadavky:
- Osnova přednášek:
- Osnova cvičení:
- Cíle studia:
- Studijní materiály:
-
1. Cohen Ben: VHDL Coding Styles and Methodologies, Springer 1999
2. Zwolinski Mark: Digital System Design with VHDL, Prentice Hall 2003
- Poznámka:
- Rozvrh na zimní semestr 2011/2012:
- Rozvrh není připraven
- Rozvrh na letní semestr 2011/2012:
- Rozvrh není připraven
- Předmět je součástí následujících studijních plánů:
-
- Doktorské studium, prezenční forma (povinně volitelný předmět)
- Doktorské studium, kombinovaná forma (povinně volitelný předmět)
- Doktorské studium, strukturované prezenční (povinně volitelný předmět)
- Doktorské studium, strukturované kombinované (povinně volitelný předmět)