Jazyky pro simulaci a syntézu

Přednášející:

Jiří Douša

Cvičící:

Jiří Douša, Jiří Buček

Předmět zajišťuje:

katedra počítačů

Anotace:

Cílem předmětu je seznámit studenty s problematikou simulací číslicových obvodů. Jsou zmíněny obecné principy a možné přístupy k simulaci jejich struktur. Hlavní důraz je kladen na výuku jazyků VHDL a VERILOG, které jsou rovněž používány při syntéze číslicových obvodů.

Požadavky:

Pro zápočet: vypracování semestrální práce a získání potřebného počtu bodů.

Pro zkoušku: získání zápočtu.

http://service.felk.cvut.cz/courses/X36JSS/

Osnova přednášek:

1. Základní pojmy a principy simulačních technik, úrovně abstrakce popisu číslicových obvodů.

2. Obor simulačních hodnot, synchronní a asynchronní simulace, simulace struktur a zpoždění. Úvod do VHDL.

3. Entity, architektury, přehled datových typů a příslušných operací.

4. Speciální datové typy, matematické knihovny, konverse, operace, resoluční funkce.

5. Sekvenční prostředí: procesy,typy sekvenčních příkazů, modely kombinačních a sekvenčních obvodů.

6. Signály a jejich atributy. Modely automatů. Procedury a funkce.

7. Paralelní prostředí: data-flow popis, typy paralelních signálových příkazů, modely kombinačních i sekvenčních obvodů, strukturní popis, osazování a zapojení komponent.

8. Vytváření testů, konfigurace strukturních architektur.

9. Paralelní prostředí: bloky, strážené bloky, strážené příkazy, strážené signály, odpojování zdrojů.

10. Syntetizovatelné konstrukce jazyka VHDL.

11. Úvod do jazyka VERILOG, analogie s VHDL.

12. Datové typy, operace, resoluční funkce, modelování struktur.

13. Popisy chování kombinačních a sekvenčních obvodů.

14. Syntetizovatelné konstrukce jazyka VERILOG.

Osnova cvičení:

1. Úvod do cvičení, seznámení s prostředím systému ModelSim.

2. Demonstrace ukázkových příkladů.

3. Práce na 1. projektu v jazyku VHDL.

4. Práce na 1. projektu v jazyku VHDL.

5. Práce na 1. projektu v jazyku VHDL.

6. Práce na 1. projektu v jazyku VHDL.

7. Práce na 2. projektu v jazyku VHDL.

8. Práce na 2. projektu v jazyku VHDL.

9. Práce na 2. projektu v jazyku VHDL.

10. Práce na 3. projektu v jazyku VHDL.

11. Práce na 4. projektu v jazyku Verilog.

12. Práce na 4. projektu v jazyku Verilog.

13. Práce na 4. projektu v jazyku Verilog.

14. Závěrečné vyhodnocení. Zápočet.

Cíle studia:

Studijní materiály:

1. Douša J.: Jazyk VHDL, skriptum ČVUT 2003,

2. Sjoholm S., Lindh L.: VHDL for Designers, Prentice Hall 1997

3. Dewey A.M.: Analysis and Design of Digital Systems with VHDL, PWS Publishing Company, Boston 1997

4. Ciletti M., D.: Starter's guide to VERILOG 2001, Prentice Hall 2003.

Poznámka:

Rozsah výuky v kombinované formě studia: 14+4

Typ cvičení: s, c

Prerekvizity: X36LOB

Rozvrh na zimní semestr 2011/2012:

Rozvrh není připraven

Rozvrh na letní semestr 2011/2012:

Rozvrh není připraven

Předmět je součástí následujících studijních plánů:

• MVT05-Výpočetní technika - projektování číslicových systémů- strukturované studium (povinný předmět zaměření)